Digitalna vezja so odvisna od natančnega časovnega usklajevanja okoli vsakega roba ure. Čas nastavitve in čas čakanja določata, kako dolgo morajo podatki ostati stabilni pred in po uri, zato flip-flopi shranjujejo pravilno vrednost in preprečujejo metastabilnost. Ta članek podrobno pojasnjuje njihov pomen, vzroke kršitev, poti med registri, učinke postavitve tiskanih vezij in praktične načine za odpravo časovnih težav.
Pregled nastavitve in časa čakanja
Digitalna vezja delujejo na uro in vsak majhen delček časa okoli roba ure je pomemben. V sinhronem sistemu se podatki premikajo in zajemajo na podlagi tega signala ure. Pravi signali se ne spremenijo takoj, rob ure pa ima končen naklon. Žice, logična vrata in notranje zakasnitve naprav vsi dodajajo časovne premike.
Za varno zajemanje podatkov je okoli vsakega aktivnega roba ure majhno časovno okno, kjer mora vhod ostati stabilen. Čas nastavitve in čas čakanja določata to okno, da lahko flip-flopi pravilno vzorčijo podatke in se izognejo naključnim napakam ali nestabilnim izhodom.
Čas nastavitve in čakanja v običajnih digitalnih vezjih
• Flip-flopi znotraj CPU-jev, FPGA-jev, ASIC-ov in mikrokontrolerjev
• Vmesniki s sinhronim virom, kjer ura in podatki potujejo skupaj
• Periferna vodila, kot so SPI, I²C in paralelna pomnilniška vodila
• Vmesniki ADC (analogno-digitalni pretvornik) in DAC (digitalno-analogni pretvornik)
• Hitri digitalni komunikacijski povezavi
Pomen časa vzpostavitve v digitalnem časovnem usklajevanju
Čas vzpostavitve (Tsetup) je minimalni čas, ko morajo vhodni podatki ostati stabilni pred aktivnim robom ure. V tem intervalu se podatki, prikazani na vhodu flip-flopa, ne bi smeli spreminjati, kar omogoča notranjemu vzorčenju zanesljivo določanje logične ravni na robu ure.
Opredelitev časa zadrževanja in vpliv na zajem podatkov
Čas držanja (Thold) je minimalni čas, ko morajo vhodni podatki ostati stabilni po aktivnem robu ure. Čeprav se podatki vzorčijo ob prehodu ure, flip-flop zahteva kratek dodaten interval za dokončanje zajema. Ohranjanje stabilnosti podatkov v tem obdobju zagotavlja, da je shranjena vrednost pravilno zaklenjena in ostane veljavna za nadaljnje logične faze.
Razlike med časom postavitve in časom čakanja
| Parameter | Čas postavitve | Čas čakanja |
|---|---|---|
| Definicija | Minimalni časovni podatki morajo ostati stabilni pred robom ure | Minimalni časovni podatki morajo ostati stabilni po robu ure |
| Smer izdaje | Težava nastane, ko podatki prispejo prepozno pred robom ure | Težava nastane, ko se podatki spremenijo prehitro po robu ure |
| Skupni vzrok | Podatkovna pot je prepočasna (dolga zamuda) | Podatkovna pot je prehitra (zelo kratek zamik) |
| Tipična rešitev | Uporabite počasnejšo uro ali zmanjšajte zamik na podatkovni poti | Dodajte dodatno zakasnitev na podatkovno pot, da se podatki kasneje spremenijo |
| Tveganje v primeru kršitve | Shranjena vrednost je lahko napačna ali nestabilna (metastabilna) | Shranjena vrednost je lahko napačna ali nestabilna (metastabilna) |
Pogosti vzroki za kršitve časa nastavitve in zadržanja
• Uro zamik – urni signal doseže različne dele vezja ob nekoliko različnih časih.
• Nihanje ure – majhne, naključne spremembe natančnega časa roba ure.
• Dolge kombinacijske logične poti – podatki predolgo potujejo skozi logična vrata, preden dosežejo flip-flop.
• Neenake dolžine sledi PCB – signali potujejo različne razdalje, zato nekateri prispejo prej ali kasneje kot drugi.
• Zvonjenje signala in počasni časi naraščanja – slaba kakovost signala ali počasni prehodi otežujejo zaznavanje jasne logične ravni.
• Spremembe temperature in napetosti – spremembe temperature ali napetosti napajanja vplivajo na hitrost signala in časovne rezerve.
Učinki kršitev nastavitve in časa zadrževanja
Ko nastavitev ali čas čakanja ni izpolnjen, flip-flop morda ne more odločiti, ali je signal na robu ure VISOK ali NIZEK. Lahko vstopi v nestabilno stanje, imenovano metastabilnost, kjer izhod potrebuje dodatni čas, da se umiri, in lahko za kratek čas ostane med veljavno logično ravenjo. To nestabilno vedenje se lahko razširi po vezju in povzroči resne težave, kot so:
• Naključne bitne napake
• Sistem se sesuje ali ponastavi
• Nepredvidljivo obnašanje vezja
• Redke okvare, ki jih je težko slediti
Kako so definirane vrednosti časa nastavitve in zadrževanja
Časi nastavitve in čakanja se merijo in določajo med testiranjem čipa. Napravo preverjajo pod nadzorovanimi pogoji, da se najdejo najmanjši časovni rezervi, ki še vedno omogočajo pravilno delovanje z uro. Te časovne omejitve so odvisne od stvari, kot so polprevodniški proces, napajalna napetost, temperaturni razpon in obremenitev na izhodu. Ker se ti dejavniki razlikujejo od naprave do naprave, so natančne vrednosti nastavitve in časa čakanja navedene v podatkovnem listu in jih je vedno treba tam preveriti.
Nastavitev in čas zadrževanja v poteh med registri
| Časovna komponenta | Opis |
|---|---|
| Tclk | Obdobje ure (čas med dvema roboma ure) |
| Tcq | Zakasnitev prvega flip-flopa |
| Tdata | Zakasnitev skozi logiko med flip-flopoma |
| Tsetup | Čas vzpostavitve sprejemnega flip-flopa |
| Tskew | Časovni zamik med obema flip-flopoma |
Ujemanje dolžine sledi na tiskanih vezjih in časovne omejitve nastavitve/držanja
Ujemanje dolžine sledi na tiskanih vezjih se pogosto uporablja za zmanjšanje časovnih razlik med taktnimi in podatkovnimi signali, zlasti pri visokohitrostnih digitalnih zasnovah. Ujemanje dolžin sledi lahko pomaga zmanjšati zamik, vendar ne zagotavlja, da so zahteve glede nastavitve in časa zadrževanja izpolnjene.
Širjenje signala na PCB sledovih je izjemno hitro, zato ustvarjanje pomembne zakasnitve samo z usmerjanjem pogosto zahteva nepraktično dolge sledi. Poleg tega lahko učinki integritete signala, kot so zvonjenje, neskladje impedance in počasni prehodi med robovi, skrčijo veljavno vzorčenje okoli roba ure, tudi če so dolžine sledi tesno usklajene.
Zaradi teh omejitev je treba čas nastavitve in zadržanja preveriti z analizo časa z uporabo vrednosti iz podatkovnega lista naprave in zakasnitev poti, namesto da bi se zanašali le na usklajevanje dolžine tiskanih vezij kot časovno rešitev.
Odprava kršitev časa vzpostavitve v digitalnih sistemih
• Zmanjšati globino kombinacijske logike, da podatki prispejo prej
• Znižanje frekvence ure, da se v vsakem ciklu dobi več časa
• Uporaba hitrejših logičnih naprav s krajšimi notranjimi zamiki
• Izboljšati integriteto signala za čistejše in bolj stabilne prehode
• Dodajanje stopenj cevovoda za razbijanje dolgih logičnih poti na manjše korake
• Zmanjšati kapacitivno obremenitev, da se signali hitreje preklapljajo
Odprava kršitev časa čakanja v digitalnih sistemih
• Dodajanje zakasnitev medpomnilnika za upočasnitev podatkovne poti
• Prilagodite drevo ure za zmanjšanje nezaželenega zamika ure
• Vstavljajte majhne RC zamikovne mreže, kadar so varne in primerne
• Uporaba programabilnih zakasnitev v FPGA-jih za natančno nastavitev časa prihoda podatkov
Zaključek
Čas nastavitve in čakanja določata veljavno časovno okno okoli roba ure, ki zagotavlja zanesljivo zajemanje podatkov v sinhronih digitalnih sistemih. Te časovne omejitve so odvisne od obnašanja ure, logične zakasnitve, kakovosti signala in fizične izvedbe. Z analizo dejanskih podatkovnih poti glede na specifikacije podatkovnega lista in uporabo ciljno usmerjenih popravkov za omejitve nastavitve in zadrževanja lahko oblikovalci ohranijo varne časovne rezerve med spremembami procesa, napetosti in temperature.
Pogosta vprašanja [FAQ]
Kako nastavitev in držanje časovne omejitve določa hitrost ure?
Hitrost ure mora biti dovolj nizka, da podatki zapustijo en flip-flop, gredo skozi logiko in še vedno dosežejo čas nastavitve pri naslednjem flip-flopu. Če je ura prehitra, se čas nastavitve pokvari in vezje odpove.
Kaj je časovna popustljivost?
Časovni popust je razlika med zahtevanim časom prihoda in dejanskim časom prihoda podatkov. Pozitiven slack pomeni, da je čas varen. Negativna popustljivost pomeni kršitev nastavitve ali držanja.
Ali je lahko čas nastavitve ali čakanja negativen?
Da. Negativna nastavitev ali številka zadržanja izvira iz notranjega časovnega usklajevanja znotraj flip-flopa. To pomeni, da je varno okno premaknjeno, ne pa da bi bilo mogoče preskočiti časovne preglede.
Kako statična časovna analiza preverja časovno analizo?
Statična časovna analiza izračuna vse zakasnitve poti. Preveri nastavitev na naslednjem robu ure in drži tik za trenutnim robom. Vsaka pot z negativno ohlapnostjo se prijavi kot kršitev.
Zakaj so prehodi med uro tvegani za časovno usklajevanje?
Ko signal prehaja med nepovezanimi urami, se njegovi robovi ne ujemajo z novo uro. To pogosto prekine čas nastavitve ali čakanja in lahko povzroči metastabilnost, razen če se uporabljajo sinhronizatorji ali FIFO-ji.
